四川大学论坛

 找回密码
 注册(开放注册)
搜索
查看: 223519|回复: 3

[职场经验] 推荐一个不错的数字IC前端/FPFA设计课程,由12年经验工程师讲解

[复制链接]
发表于 2019-3-11 13:05:40 | 显示全部楼层 |阅读模式
本帖最后由 yangyuf 于 2019-3-11 13:09 编辑

推荐一个不错的数字电路设计(数字IC前端设计/FPFA)课程,由有12年从业经验的工程师讲解。
1:百度搜索:腾讯课堂
2:注册:QQ/微信均可
3:搜索:“数字IC”
4:找到“数字电路设计(前端)入门 —— by Sky”

该课回答很多大家忽略的基本的,但重要的问题。
比如:
1:教你写代码时预估逻辑的延时,不用在DC综合不过时再回来改pipeline结构,改代码。

比如假设a[15:0] + b[15:0]综合时能做到的最小延时是10ns,请问a[15:0] + b[15:0]+ c[15:0]最小能做到多少延时?是18~22ns吗?

2:深入理解数字电路概念。

比如:DFF的setup time可以==0吗?hold time可以==0吗?(setup+hold)可以==0吗?

3:找到coding指导背后的原因。

比如:问什么寄存器赋值推荐”<=”,组合逻辑赋值推荐”=”;为什么三态门(Tri-state)不能做在芯片内部。


课程大纲:
------------------------------------------------------------------------------------------------------------------------------------------------------------
第一期:数字电路设计入门:

第一部分:数字电路原理:
CMOS晶体管原理(试听);基本电路单元原理;常用组合逻辑电路结构(MUX;加/减法器;乘法器;除法器);SRAM结构与控制;
第二部分:可综合Verilog数字电路设计基础:
数字前端设计流程与工具介绍;可综合Verilog语言;Verilog组合逻辑设计(MUX;译码器;加/减法器;乘法器;除法器);时序逻辑设计(状态机设计);generate使用;参数化IP设计介绍;基于Verilog的TestPattern编写;
第三部分:数字电路仿真工具介绍:
Modelsim仿真工具使用介绍;VCS仿真工具使用介绍;Debussy/Verdi调试工具介绍;nLint/Leda代码检查工具介绍;
第四部分:静态时序分析基础:
cell library介绍与电路延时的计算方法;时钟树介绍;寄存器setup/hold介绍;静态时序分析基础介绍;
第五部分:跨时钟域电路设计:
跨时钟域电路原理;基本同步电路结构;异步FIFO设计与分析;
第六部分:系统总线介绍:
APB总线介绍;AHB总线介绍;AXI总线介绍;一个AXI Bus系统介绍(地址寻址与数据访问;
第七部分:IP设计范例:
仲裁器设计;AXI Master设计(支持多个command并发);图像采集接口设计;图像高斯滤波器设计;

------------------------------------------------------------------------------------------------------------------------------------------------------------
第二期:数字芯片前端设计:

第一部分:DC综合工具使用:
DC综合流程;DC下SDC时序约束编写;TCL脚本语言简介;DC综合环境建立;DC综合脚本范例讲解;
第二部分:形式验证:
形式验证原理;Formality工具使用;

------------------------------------------------------------------------------------------------------------------------------------------------------------
第三期:FPGA设计:

第一部分:FPGA原理介绍:
FPGA原理介绍;DFF/SRAM/DSP核介绍;FPGA时钟树介绍;带嵌入式ARM核的FPGA介绍;
第二部分:Xilinx FPGA设计:
vivado工具介绍;vivado设计实现流程;vivado设计调试;带CPU的设计的SDK软件调试

------------------------------------------------------------------------------------------------------------------------------------------------------------
第四期:特别专题:

数字电路的时序优化;PipeLine结构设计;总线数据延时容忍;


课程基本知识:
有电子类相关专业背景,具有较强的逻辑思维能力,有C/Verilog等语言的编程经验,有较强的动手能力。
 楼主| 发表于 2019-3-11 15:10:40 | 显示全部楼层
专业的讲解,让你觉得大学老师的数字电路都白讲了。
 楼主| 发表于 2019-3-13 11:08:55 | 显示全部楼层
已经学习到第8课。
给出了大数据量运算pipeline的实例讲解与RTL code;新颖的Arbiter电路结构(含参考RTL代码)。

讲解清楚,刷新数字设计的认识。以前误以为会写verilog就是数字电路设计了。
 楼主| 发表于 2019-3-18 08:42:52 | 显示全部楼层
已经更新到第9课:跨时钟域电路设计。让你对异步电路不在疑惑。
您需要登录后才可以回帖 登录 | 注册(开放注册)

本版积分规则

手机访问本页请
扫描左边二维码
         本网站声明
本网站所有内容为网友上传,若存在版权问题或是相关责任请联系站长!
站长联系QQ:7123767   myubbs.com
         站长微信:7123767
请扫描右边二维码
www.myubbs.com

小黑屋|手机版|Archiver|四川大学论坛 ( 琼ICP备10200388号-9 )

GMT+8, 2024-3-28 22:02 , Processed in 0.271174 second(s), 16 queries .

Powered by 高考信息网 X3.3

© 2001-2013 大学排名

快速回复 返回顶部 返回列表